首先，打破三個雞蛋
AMD 一直在解釋它如何從其最新芯片中擠出改進的性能。
根據Toms 硬件 AMD 表示 Zen 4 使用三個節點:CCD 的 5 nm 節點、IO die 的 6 nm 節點和 V-Cache 的 7 nm 節點。
V-Cache位於 CCD 的中間，八個核心位於兩側。
在最近的 ISSCC 演示中，當將一個節點堆疊到另一個節點時，這顯然給該機構帶來了一些困難。 7950X3D 和原始的 5800X3D 都將其 V-Caches 置於其常規 L3 緩存之上，以允許它們進行連接。這種安排使 V-Cache 遠離內核產生的熱量。雖然 V-Cache 適合 5800X3D 中的 L3 緩存，但它與 7950X3D 中內核邊緣的 L2 緩存重疊。
問題是 AMD 在每個內核中將 L2 緩存的數量增加了一倍核心從 Zen 3 的 0.5 MB 到 Zen 4 的 1 MB。它說它通過在 L2 高速緩存上打孔來解決額外的空間限制，以便為 V-Cache 供電的矽通孔 (TSV)。信號 TSV 仍然來自 CCD 中心的控制器，但 AMD 也對它們進行了調整以將其占地面積減少一半。
Zen 4 L2 緩存更大，因為它的容量更大並且 TSV 通過
AMD 表示已將 V-Cache 從 41 mm2 縮小到 36 mm2，但保留了 4.7 B 晶體管。台積電在其開發的新版 7 納米節點上製造緩存，尤其是 SRAM。因此，儘管 CCD 是在更小的 5 納米節點上製造的，但 V-Cache 每平方毫米的晶體管數比 CCD 多 32%。
所有這些都意味著 AMD 每平方毫米的帶寬增加了 25% % 到 2.5 TB/秒。