Tout d’abord, cassez trois œufs.
AMD a expliqué comment il a réussi à extraire les performances améliorées de ses dernières puces.
Selon Matériel Toms AMD a déclaré que Zen 4 utilise trois nœuds : le nœud 5 nm pour le CCD, le nœud 6 nm pour la puce IO et le nœud 7 nm pour le V-Cache.
Le V-Cache se trouve au milieu du CCD, et les huit cœurs flanquent les côtés.
Cela a apparemment causé des difficultés à l’équipe lorsqu’elle a empilé un nœud sur un autre lors de sa récente présentation ISSCC. Le 7950X3D et le 5800X3D d’origine ont leurs V-Caches positionnés sur leurs caches L3 habituels pour leur permettre d’être connectés. L’arrangement maintient le V-Cache à l’écart de la chaleur produite par les noyaux. Alors que le V-Cache s’adapte sur le cache L3 du 5800X3D, il chevauche les caches L2 sur les bords des cœurs du 7950X3D.
Le problème était qu’AMD doublait la quantité de cache L2 dans chaque core de 0,5 Mo dans Zen 3 à 1 Mo dans Zen 4. Il a déclaré qu’il fonctionnait autour des contraintes d’espace supplémentaires en perçant des trous dans les caches L2 pour les vias traversants en silicium (TSV) qui alimentent le V-Cache. Les signaux TSV proviennent toujours du contrôleur au centre du CCD, mais AMD les a également modifiés pour réduire leur empreinte de moitié.
Le cache Zen 4 L2 est plus grand en raison de sa plus grande capacité et des TSV qui passent à travers elle.
AMD a déclaré avoir réduit le V-Cache de 41 mm2 à 36 mm2, mais a conservé les transistors 4,7 B. TSMC fabrique le cache sur une nouvelle version du nœud 7 nm qu’il a développé, notamment pour la SRAM. En conséquence, le V-Cache a 32 % de transistors en plus par millimètre carré que le CCD, bien que le CCD soit fabriqué sur le nœud beaucoup plus petit de 5 nm.
Tout cela signifie qu’AMD a augmenté la bande passante de 25 par cent à 2,5 To/s.