Brechen Sie zuerst drei Eier
AMD hat erklärt, wie es eine verbesserte Leistung aus seinen neuesten Chips herauspressen konnte.
Laut Toms Hardware AMD sagte, dass Zen 4 drei Knoten verwendet: den 5-nm-Knoten für den CCD, den 6-nm-Knoten für den IO-Die und den 7-nm-Knoten für den V-Cache.
Der V-Cache sitzt über der Mitte des CCD und die acht Kerne flankieren die Seiten.
Dies bereitete dem Outfit offensichtlich einige Schwierigkeiten, als es während seiner jüngsten ISSCC-Präsentation einen Knoten auf den anderen stapelte. Sowohl der 7950X3D als auch der ursprüngliche 5800X3D haben ihre V-Caches über ihren regulären L3-Caches positioniert, damit sie verbunden werden können. Die Anordnung hält den V-Cache von der von den Kernen erzeugten Wärme fern. Während der V-Cache beim 5800X3D über den L3-Cache passt, überschneidet er sich beim 7950X3D mit den L2-Caches an den Rändern der Kerne.
Das Problem war, dass AMD die Menge des L2-Cache in jedem verdoppelte Kern von 0,5 MB in Zen 3 auf 1 MB in Zen 4. Es sagte, es habe die zusätzlichen Platzbeschränkungen umgangen, indem Löcher durch die L2-Caches für die Through-Silicon-Vias (TSVs) gestanzt wurden, die den V-Cache mit Strom versorgen. Die Signal-TSVs kommen immer noch vom Controller in der Mitte des CCD, aber AMD hat sie ebenfalls optimiert, um ihren Platzbedarf um die Hälfte zu reduzieren.
Der Cache des Zen 4 L2 ist aufgrund seiner größeren Kapazität und der Weitergabe der TSVs größer durch.
AMD sagte, es habe den V-Cache von 41 mm2 auf 36 mm2 verkleinert, aber die 4,7-B-Transistoren beibehalten. TSMC stellt den Cache auf einer neuen Version des 7-nm-Knotens her, den es speziell für SRAM entwickelt hat. Infolgedessen hat der V-Cache 32 Prozent mehr Transistoren pro Quadratmillimeter als der CCD, obwohl der CCD auf dem viel kleineren 5-nm-Knoten hergestellt wird.
All dies bedeutete, dass AMD die Bandbreite um 25 pro erhöht hat Cent auf 2,5 TB/s.