Chippreiserhöhungen erwartet
Die SRAM-Skalierung von TSMC hat sich enorm verlangsamt, und während neue Fertigungsknoten voraussichtlich die Leistung steigern, den Stromverbrauch senken und die Preise für die Transistordichte erhöhen dürften zu steigen.
Gemäß WikiChip , Schaltungen wurden mit den neuesten Prozesstechnologien gut skaliert, aber SRAM-Zellen hinkten hinterher und gingen ihnen aus, als TSMC seine 3-nm-Klasse-Produktionsknoten kaufte.
Als TSMC Anfang dieses Jahres seine N3-Fertigungstechnologien offiziell vorstellte, hieß es, dass die neuen Knoten dafür sorgen würden 1,6-fache und 1,7-fache Verbesserungen der Logikdichte im Vergleich zu seinem N5-Prozess (5-nm-Klasse).
Es wurde jedoch vergessen, dass SRAM-Zellen der neuen Technologien im Vergleich dazu fast nicht skalieren N5. Ein TSMC-Papier, das auf dem International Electron Devices Meeting (IEDM) veröffentlicht wurde, sagte, dass N3 von TSMC eine SRAM-Bitzellengröße von 0,0199 µm^² aufweist, was nur ~5 % kleiner ist als die 0,021 µm^²-SRAM-Bitzelle von N5.
Dies wird mit dem überarbeiteten N3E noch schlimmer, da es mit einer 0,021 µm^² SRAM-Bitzelle kommt (was ungefähr 31,8 Mb/mm^² entspricht), was bedeutet, dass es im Vergleich zu N5 keine Skalierung gibt.
Intels Intel 4 (7nm EUV) reduziert die SRAM-Bitzellengröße von 0,0312µm^² auf 0,024µm^², während Intel 7 (früher bekannt als 10nm Enhanced SuperFin) 27,8 Mb/mm^² verwaltet, was etwas hinter der HD-SRAM-Dichte von TSMC liegt.
Eine Imec-Präsentation, die SRAM-Dichten von etwa 60 Mib/mm^² auf einem „jenseits von 2 nm Knoten“ mit Forksheet-Transistoren zeigte. Eine solche Prozesstechnologie ist noch Jahre entfernt, und Chipdesigner müssen Prozessoren mit SRAM-Dichten entwickeln, die von Intel und TSMC beworben werden.
Moderne CPUs, GPUs und SoCs verwenden eine Menge SRAM für verschiedene Caches, während sie Daten verarbeiten Ladungen. Es ist unglaublich ineffizient, Daten aus dem Speicher abzurufen, insbesondere für Workloads mit künstlicher Intelligenz (KI) und maschinellem Lernen (ML).
Sogar Allzweckprozessoren, Grafikchips und Smartphone-Anwendungsprozessoren enthalten riesige Caches. AMDs Ryzen 9 7950X verfügt über 81 MB Cache, während Nvidias AD102 mindestens 123 MB SRAM für verschiedene Caches verwendet, die Nvidia öffentlich bekannt gegeben hat.
Der Bedarf an Caches und SRAM wird nur zunehmen, aber mit N3 (das nur für wenige Produkte verwendet werden soll) und N3E wird es keine Möglichkeit geben, die von SRAM belegte Die-Fläche zu reduzieren und mehr zu mindern Kosten des neuen Knotens im Vergleich zu N5. Dies bedeutet, dass die Die-Größen und Preise von Hochleistungsprozessoren steigen werden.
SRAM-Zellen sind anfällig für Defekte, und während Chipdesigner größere SRAM-Zellen mit FinFlex-Innovationen von N3 entlasten können, weiß niemand, was dies bewirken wird tun.
TSMC glaubt, dass seine dichteoptimierte N3S-Prozesstechnologie die SRAM-Bitzellengröße im Vergleich zu N5 verkleinern wird, aber selbst wenn es dies schafft, wird dies voraussichtlich nicht vor 2024 geschehen. Möglicherweise schafft es das nicht genug Logikleistung für AMD, Apple, Nvidia und Qualcomm.
Eine Möglichkeit, die verlangsamte SRAM-Bereichsskalierung zu umgehen, besteht darin, das zu tun, was AMD mit seinem 3D-V-Cache getan hat, indem ein Multi-Chiplet-Design verwendet und größere Caches disaggregiert werden in separate Dies, die auf einem billigeren Knoten hergestellt wurden.