ก่อนอื่น ทำลายไข่สามฟอง
AMD ได้อธิบายถึงวิธีการบีบประสิทธิภาพที่ดีขึ้นจากชิปรุ่นล่าสุด
อ้างอิงจาก ฮาร์ดแวร์ของ Toms AMD กล่าวว่า Zen 4 ใช้สามโหนด: โหนด 5 นาโนเมตรสำหรับ CCD, โหนด 6 นาโนเมตรสำหรับ IO die และโหนด 7 นาโนเมตรสำหรับ V-Cache
V-Cache ตั้งอยู่ตรงกลาง CCD และมีแกนทั้งแปดขนาบข้าง
เห็นได้ชัดว่าสิ่งนี้ทำให้เครื่องแต่งกายมีปัญหาเมื่อซ้อนโหนดหนึ่งเข้ากับอีกโหนดหนึ่งในระหว่างการนำเสนอ ISSCC ล่าสุด ทั้ง 7950X3D และ 5800X3D ดั้งเดิมมี V-Caches อยู่ในตำแหน่งเหนือแคช L3 ปกติเพื่อให้สามารถเชื่อมต่อได้ การจัดเรียงช่วยให้ V-Cache อยู่ห่างจากความร้อนที่เกิดจากแกน แม้ว่า V-Cache จะพอดีกับแคช L3 ใน 5800X3D แต่ก็ซ้อนทับกับแคช L2 ที่ขอบของคอร์ใน 7950X3D
ปัญหาคือ AMD เพิ่มจำนวนแคช L2 เป็นสองเท่าในแต่ละอัน แกนหลักจาก 0.5 MB ใน Zen 3 เป็น 1 MB ใน Zen 4 โดยกล่าวว่าสามารถแก้ไขข้อจำกัดของพื้นที่เพิ่มเติมได้โดยการเจาะรูผ่านแคช L2 สำหรับช่องผ่านซิลิคอน (TSV) ที่ส่งพลังงานไปยัง V-Cache สัญญาณ TSV ยังคงมาจากคอนโทรลเลอร์ที่อยู่ตรงกลางของ CCD แต่ AMD ก็ปรับแต่งเช่นกันเพื่อลดรอยเท้าลงครึ่งหนึ่ง
แคช Zen 4 L2 มีขนาดใหญ่ขึ้นเนื่องจากความจุที่มากขึ้นและ TSV ที่ส่งผ่าน ผ่านมัน
AMD กล่าวว่าได้ลดขนาด V-Cache จาก 41 mm2 เป็น 36 mm2 แต่คงไว้ซึ่งทรานซิสเตอร์ 4.7 B TSMC สร้างแคชบนเวอร์ชันใหม่ของโหนด 7 นาโนเมตรที่พัฒนาขึ้นโดยเฉพาะสำหรับ SRAM ผลที่ได้คือ V-Cache มีทรานซิสเตอร์ต่อตารางมิลลิเมตรมากกว่า CCD ถึง 32 เปอร์เซ็นต์ แม้ว่า CCD จะผลิตบนโหนด 5 นาโนเมตรที่เล็กกว่ามากก็ตาม
ทั้งหมดนี้หมายความว่า AMD เพิ่มแบนด์วิดท์ขึ้น 25 ต่อ ร้อยละ 2.5 TB/วินาที